PCB defect detection based on ZYNQ and YOLO26n

YAN Fei; SHAO Junnan; WANG Xiangyu; PENG Peng; LIU Yinping

doi:10.3724/CJLCD.2026-0138

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PCB defect detection based on ZYNQ and YOLO26n

Image Processing | 更新时间：2026-10-16

- PCB defect detection based on ZYNQ and YOLO26n
- Chinese Journal of Liquid Crystals and Displays Vol. 41, Issue 9, Pages: 1315-1324(2026)
- 作者机构：
  
  1.南京信息工程大学自动化学院，江苏南京 210044
  2.江苏省大气环境与装备技术协同创新中心，江苏南京 210044
- 作者简介：
- 基金信息：
  
  Jiangsu Provincial Key Research and Development Program(BE2020006-2)
- DOI：10.3724/CJLCD.2026-0138
  CLC： TP391.41;TP274
- CSTR：32172.14.CJLCD.2026-0138
- Received：23 July 2026，
  
  Revised：2026-08-20，
  
  Published：05 September 2026
- 稿件说明：
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YAN Fei, SHAO Junnan, WANG Xiangyu, et al. PCB defect detection based on ZYNQ and YOLO26n[J]. Chinese Journal of Liquid Crystals and Displays, 2026, 41(9): 1315-1324.
DOI：

YAN Fei, SHAO Junnan, WANG Xiangyu, et al. PCB defect detection based on ZYNQ and YOLO26n[J]. Chinese Journal of Liquid Crystals and Displays, 2026, 41(9): 1315-1324. DOI： 10.3724/CJLCD.2026-0138. CSTR： 32172.14.CJLCD.2026-0138.

摘要

印制电路板（Printed Circuit Board，PCB）作为电子设备中的基础部件，其表面缺陷会影响电子产品的可靠性与使用寿命。针对PCB缺陷检测模型端侧部署中计算量大、存储开销高及功耗受限等问题，本文设计了一种基于ZYNQ SoC平台与YOLO26n目标检测模型的PCB缺陷检测系统。针对卷积计算瓶颈，本文采用Vitis HLS设计卷积加速IP核，并结合空间分块、通道并行、循环展开及双缓冲乒乓调度等策略提高计算并行度与数据传输效率；同时采用16位Q7.9定点量化及扩展位宽累加降低数据存储与传输开销。实验结果表明，全网络170个算子均完成浮点与定点路径对齐，卷积拓扑和Q7.9定点路径的余弦相似度最小值分别为0.989 4和0.999 8。CPU浮点与ZYNQ定点推理在各类缺陷检测指标上整体保持接近，精度（Precision）、召回率（Recall）和mAP@0.5最大差值分别为0.023、0.024和0.012。硬件资源中查找表（Look-Up-Table，LUT）、触发器（Flip-Flop，FF）及数字信号处理器（DSP）使用率分别为15.42%、7.30%和20.64%，整体功耗为2.615 W，表明系统能够在保持较高检测一致性的同时实现低功耗端侧推理。

Abstract

Printed Circuit Boards（PCBs） are fundamental components in electronic devices， and surface defects can affect the reliability and lifespan of electronic products. To address the issues of high computational cost， high storage overhead， and limited power consumption in edge deployment of PCB defect detection models， this paper designs a PCB defect detection system based on the ZYNQ SoC platform and the YOLO26n target detection model. To overcome the bottleneck of convolutional computation， this paper employs a Vitis HLS convolution acceleration IP core and combines spatial partitioning， channel parallelism， loop unrolling， and double-buffered ping-pong scheduling strategies to improve computational parallelism and data transmission efficiency. Simultaneously， 16-bit Q7.9 fixed-point quantization and extended bit-width accumulation are used to reduce data storage and transmission overhead. Experimental results show that all 170 operators in the network achieve floating-point and fixed-point path alignment， and the minimum cosine similarity between the convolutional topology and the Q7.9 fixed-point path are 0.989 4 and 0.999 8， respectively. CPU floating-point and ZYNQ fixed-point inference maintained similar performance across various defect detection metrics， with the largest differences in Precision， Recall， and mAP@0.5 being 0.023， 0.024， and 0.012， respectively. Hardware resource utilization rates of Look-Up-Table （LUT）， Flip-Flop （FF）， and Digital signal Processor （DSP） are 15.42%， 7.30%， and 20.64%， respectively， with an overall power consumption of 2.615 W. This indicates that the system can achieve low-power edge inference while maintaining high detection consistency.

关键词

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