La carte de circuit imprimé (Printed Circuit Board, PCB), en tant que composant de base des équipements électroniques, voit ses défauts de surface affecter la fiabilité et la durée de vie des produits électroniques. Pour répondre aux problèmes liés à la forte charge de calcul, à la grande consommation de stockage et aux limitations énergétiques lors du déploiement en périphérie des modèles de détection de défauts PCB, cet article conçoit un système de détection de défauts PCB basé sur la plateforme ZYNQ SoC et le modèle de détection d’objets YOLO26n. Face au goulot d’étranglement du calcul de convolution, cet article utilise Vitis HLS pour concevoir un noyau IP d’accélération de convolution, combiné à des stratégies de partition spatiale, parallélisme de canaux, déroulement de boucles et ordonnancement ping-pong à double tampon pour améliorer le parallélisme du calcul et l’efficacité du transfert de données ; en même temps, une quantification fixe Q7.9 en 16 bits et une extension de la largeur d’accumulation sont utilisées pour réduire les coûts de stockage et de transfert des données. Les résultats expérimentaux montrent que les 170 opérateurs du réseau complet ont tous effectué un alignement entre chemins flottants et fixes, avec des similitudes cosinus minimales pour la topologie convolutionnelle et le chemin quantifié Q7.9 respectivement de 0,9894 et 0,9998. Les inférences en virgule flottante CPU et les inférences de quantification fixe ZYNQ maintiennent des indicateurs de détection de défauts globalement proches, avec des écarts maximums pour la précision, le rappel et le mAP@0,5 de 0,023, 0,024 et 0,012 respectivement. Les taux d’utilisation des ressources matérielles LUT, FF et DSP sont de 15,42 %, 7,30 % et 20,64 % respectivement, avec une consommation globale de 2,615 W, indiquant que le système peut réaliser une inférence périphérique à faible consommation tout en maintenant une haute cohérence de détection.

Détection des défauts PCB;Zynq;YOLO26n;Accélération matérielle