Die Leiterplatte (Printed Circuit Board, PCB) ist ein grundlegendes Bauteil in elektronischen Geräten, deren Oberflächendefekte die Zuverlässigkeit und Lebensdauer elektronischer Produkte beeinflussen. Um den Herausforderungen hoher Rechenlast, großem Speicherbedarf und beschränktem Energieverbrauch bei der Edge-Bereitstellung von PCB-Fehlererkennungsmodellen zu begegnen, entwirft dieser Artikel ein PCB-Fehlererkennungssystem basierend auf der ZYNQ SoC-Plattform und dem YOLO26n-Objekterkennungsmodell. Um Engpässe bei der Faltung zu adressieren, verwendet dieser Artikel Vitis HLS zur Entwicklung eines Faltungsbeschleunigers (IP-Core) und kombiniert Strategien wie räumliche Partitionierung, Kanalparallelisierung, Schleifenentfaltung und doppeltes Pufferring-Scheduling, um die Rechenparallelität und Datenübertragungseffizienz zu verbessern; gleichzeitig werden 16-Bit Q7.9 Festpunktquantisierung und erweiterte Akkumulationsbreite eingesetzt, um den Speicher- und Datenübertragungsaufwand zu reduzieren. Die Experimentergebnisse zeigen, dass alle 170 Operatoren des Netzwerks eine Ausrichtung zwischen Fließkomma- und Festpunktpfaden erzielten, wobei die minimalen Kosinusähnlichkeiten der Faltungstopologie und des Q7.9-Festpunktpfads 0,9894 bzw. 0,9998 betrugen. Floating-Point-CPU- und ZYNQ-Festpunkt-Inferenz bewahren insgesamt ähnliche Fehlererkennungskennzahlen, mit maximalen Unterschieden für Precision, Recall und mAP@0,5 von 0,023, 0,024 und 0,012. Die Hardware-Ressourcennutzung von LUT, FF und DSP liegt bei 15,42 %, 7,30 % bzw. 20,64 %, mit einem Gesamtleistungsverbrauch von 2,615 W, was darauf hinweist, dass das System eine energieeffiziente Edge-Inferenz bei hoher Erkennungskonsistenz ermöglicht.

PCB-Fehlererkennung;Zynq;YOLO26n;Hardwarebeschleunigung