二维提升小波的VLSI结构设计及FPGA验证

孟伟; 金龙旭; 韩双丽

doi:10.3788/YJYXS20112603.0404

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二维提升小波的VLSI结构设计及FPGA验证

成像技术与图像处理 | 更新时间：2020-08-12

- 二维提升小波的VLSI结构设计及FPGA验证
- Design of VLSI Architecture of 2-D Lifting Wavelet and FPGA Verification
- 液晶与显示 2011年26卷第3期页码：404-408
- 作者机构：
  
  1. 中国科学院长春光学精密机械与物理研究所,吉林长春,中国,130033
  2. 中国科学院研究生院北京,100049
- 作者简介：
- 基金信息：
- DOI：10.3788/YJYXS20112603.0404
  中图分类号： TN911.73
- 收稿日期：2010-08-19，
  
  修回日期：2010-10-15，
  
  网络出版日期：2011-06-20，
  
  纸质出版日期：2011-06-20
- 稿件说明：
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孟伟, 金龙旭, 韩双丽. 二维提升小波的VLSI结构设计及FPGA验证[J]. 液晶与显示, 2011,26(3): 404-408

MENG Wei, JIN Long-xu, HAN Shuang-li. Design of VLSI Architecture of 2-D Lifting Wavelet and FPGA Verification[J]. , 2011,26(3): 404-408
孟伟, 金龙旭, 韩双丽. 二维提升小波的VLSI结构设计及FPGA验证[J]. 液晶与显示, 2011,26(3): 404-408 DOI： 10.3788/YJYXS20112603.0404.

MENG Wei, JIN Long-xu, HAN Shuang-li. Design of VLSI Architecture of 2-D Lifting Wavelet and FPGA Verification[J]. , 2011,26(3): 404-408 DOI： 10.3788/YJYXS20112603.0404.

摘要

针对JPEG2000中小波变换的硬件实现占用资源量大、速度慢等问题

提出了一种有效的二维小波硬件实现模型。该模型采用流水线并行结构

即对图像中各行像素进行流水线处理的同时

对小波分解的各级采用并行结构处理。这样的结构提高了小波变换的处理速度

实现了实时处理

节省了硬件的片上存储及外部存储资源。用FPGA对此模型进行验证。验证实验采用Xinlinx公司的SPARTEN-3系列芯片

对1 0242 048的大图像进行处理

图像处理速度达到 80 Mpixels/s

满足实时性要求。

Abstract

In order to save the resource and improve the speed of wavelet transform's hardware realization

an effective 2-dimension wavelet transform hardware structure has been proposed. This structure used parallel pipeline architecture

each layer of wavelet transform processed by parallel while pixels processed by pipeline. And the structure can improve the speed of wavelet transform

save the on-chip and external memory resource. It had been tested on Xilinx SPARTEN-3 series FPGA by processing large image with size 1 0242 048. Results showed the image processing speed could reach 80 Mpixel/s

meeting the real-time requirement.

关键词

Keywords

references

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