Para lograr el cálculo acelerado de redes neuronales convolucionales en escenarios de bajo consumo y computación en el borde, se diseñó un acelerador de redes neuronales convolucionales basado en el algoritmo de Winograd utilizando una matriz de puertas programables en campo (FPGA). Primero, los datos de imagen y los datos de pesos se cuantificaron a números enteros de 8 bits y se diseñó el proceso de cuantificación durante el cálculo convolucional en hardware, mejorando la velocidad de transferencia y de cálculo de datos. Después, se diseñó un módulo de reutilización de caché de datos de entrada, fusionando los datos de múltiples canales antes de la transmisión, reutilizando los datos superpuestos en filas. Luego se diseñó un módulo de convolución en pipeline Winograd, que logra la reutilización combinada de los datos de columnas, maximizando la reutilización de datos en chip y reduciendo la ocupación y la presión de ancho de banda en chip. Finalmente, el acelerador se desplegó en la placa de desarrollo Xilinx ZCU104. Las pruebas experimentales mostraron que el desempeño del cálculo en la capa convolucional del acelerador alcanzó 354.5 GOPS, con una eficiencia de cálculo DSP en chip de 0.69, logrando una mejora de más de 1.6 veces en comparación con investigaciones relacionadas. Este acelerador puede completar la tarea de clasificación de imágenes de teledetección basada en la red VGG-16 con una alta eficiencia energética.

Red neuronal convolucional;Matriz de puertas programables en campo;Algoritmo Winograd;Pipeline;Cómputo paralelo