Para acelerar o cálculo de redes neurais convolucionais em cenários de baixo consumo de energia e computação na borda, foi projetado um acelerador de redes neurais convolucionais baseado no algoritmo de Winograd utilizando uma matriz de portas programáveis em campo (FPGA). Primeiro, os dados da imagem e os pesos foram quantizados para números fixos de 8 bits, e foi projetado um fluxo de quantização durante o processo de cálculo convolucional em hardware, aumentando a velocidade de transmissão e cálculo dos dados. Em seguida, foi projetado um módulo de reutilização de cache de dados de entrada, fundindo os dados de múltiplos canais de entrada antes da transmissão, reutilizando dados de sobreposição de linhas. Depois, foi projetado um módulo de convolução em pipeline Winograd, realizando a reutilização combinada dos dados das colunas, maximizando a reutilização de dados em chip e reduzindo a ocupação de armazenamento e a pressão da largura de banda em chip. Por fim, o acelerador foi implantado na placa de desenvolvimento Xilinx ZCU104. Os testes experimentais mostraram que o desempenho de cálculo da camada convolucional do acelerador atingiu 354,5 GOPS, com eficiência de cálculo DSP em chip de 0,69, alcançando uma melhoria de mais de 1,6 vezes em comparação com pesquisas relacionadas. Este acelerador é capaz de realizar a tarefa de classificação de imagens de sensoriamento remoto baseada na rede VGG-16 com alta eficiência energética.

Rede neural convolucional;Matriz de portas programáveis em campo;Algoritmo Winograd;Pipeline;Computação paralela