Baseado na plataforma FPGA, utilizou-se um algoritmo de escala por interpolação bilinear para realizar o redimensionamento em proporções arbitrárias de múltiplos vídeos em tempo real. Foi projetada a lógica de leitura e escrita DDR3, adotando operação ping-pong e um módulo de arbitragem de leitura/escrita multicanal, permitindo o cache de imagens em tempo real. Utilizou-se um algoritmo de fusão por sobreposição Alpha para realizar a sobreposição e o roaming em posições arbitrárias de múltiplos vídeos, além do ajuste de transparência de qualquer canal de vídeo. Os resultados experimentais demonstram que o sistema de processamento de vídeo em tempo real multiponto projetado alcança resolução máxima de 3840×2160 e mínima de 100×100, podendo alterar flexivelmente o tamanho e a posição da sobreposição, com imagens nítidas, sem cintilação ou desalinhamento.

FPGA; interpolação bilinear; redimensionamento de vídeo; roaming de imagem