Pour accélérer le calcul des réseaux de neurones convolutionnels dans des scénarios à faible consommation d'énergie et de calcul en périphérie, un accélérateur de réseau de neurones convolutionnel basé sur l'algorithme de Winograd utilisant un FPGA (matrice de portes programmables sur le terrain) a été conçu. Tout d'abord, les données d'image et les poids ont été quantifiés en nombres fixes 8 bits, et un processus de quantification dans le calcul convolutionnel matériel a été conçu, améliorant la vitesse de transmission des données et la vitesse de calcul. Ensuite, un module de réutilisation du tampon de données d'entrée a été conçu, fusionnant les données des multiples canaux d'entrée avant transmission, réutilisant les données chevauchantes des lignes. Puis, un module de convolution en pipeline selon Winograd a été conçu, permettant la réutilisation combinée des données de colonnes, maximisant ainsi la réutilisation des données sur puce et réduisant l'occupation de mémoire et la pression sur la bande passante. Enfin, l'accélérateur a été déployé sur la carte de développement Xilinx ZCU104. Les tests expérimentaux ont montré que la performance de calcul de la couche convolutionnelle de l'accélérateur atteignait 354,5 GOPS, l'efficacité du calcul DSP sur puce atteignait 0,69, soit une amélioration de plus de 1,6 fois par rapport aux recherches connexes. Cet accélérateur peut accomplir la tâche de classification d'images de télédétection basée sur le réseau VGG-16 avec un haut rapport efficacité énergétique.

Réseau de neurones convolutionnel;Matrice de portes programmables sur le terrain;Algorithme de Winograd;Pipeline;Calcul parallèle